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Carry Look-ahead Adder(캐리 예측 덧셈기)
 전가산기를 이용한 Ripple Carry Adder는 많은 bit의 연산을 하려고 할 때
지연되는 시간이 길어지는 단점을 갖는다.
 CLA(Carry Look-ahead Adder)의 경우는 carry의 발생을 bit입력시
바로 계산하여 시간의 지연 없이 바로 덧셈연산을 수행할 수 있는 장점을 갖는다.
 * 참고: http://en.wikipedia.org/wiki/Carry_lookahead_adder

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`timescale 1ns / 1ps ////////////////////////////////////////////// // 2's Complement, Absolute Unit Design ////////////////////////////////////////////// //2's Complement Unit module twos_com(ref_data_8bit,com_out);    input [7:0] ref_data_8bit; // 8bit input unsigned number    output [15:0] com_out;  // 16bit output signed number    // 8bit input is 1's complement -> +1 => 2's complement    // and then 8bit is extend to 16bit    assign com_out = {11111111, ~ref_data_8bit+1}; endmodule // Absolute Unit module abs_mode(abs_in, abs_out);    input [9:0] abs_in;   // absolute unit input 10bit    output [9:0] abs_out;  // absolute unit output 10bit    //if abs_in MSB is '0' then abs_in = positive    //   abs_in MSB is '1' then abs_in = negative    assign abs_out = abs_in[9]?~(abs_in-1):abs_in; endmodule
2의 보수를 만드는 Unit의 경우 부호가 없는 8bit의 데이터를 입력받은 후
1의 보수를 취하기 위해 ~ 연산을 수행하였다.
그 뒤에 1을 더하여 2의 보수를 구하고 그 결과를 16bit로 확장하기 위해 { 비트1, 비트2 }로 묶었다.

절대값을 취하는 Unit의 경우 입력받은 데이터는 10bit의 signed number이다.
따라서 입력한 bit가 양수인지 음수인지 파악하기 위해 최상위 비트(MSB)값에 대한 조건문을 추가한다.
그 값이 참일 경우 음수임을 의미하므로, 1을 빼고 1의 보수를 취해서 양수로 만들어준다.
MSB가 0인 경우 양수이므로, 입력받은 데이터를 그대로 출력한다.

< 2's Complement Unit Simulation Result >

< Absolute Unit >

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`timescale 1ns / 1ps //////////////////////////////////////////////////////// // 4Bit Ripple Carry Adder Design //////////////////////////////////////////////////////// // 4bit Ripple Carry Adder module module FBit_RCA(i_a, i_b, c_in, o_sum, c_out);  // Inputs  input [3:0] i_a, i_b;  input c_in;    // Outputs  output [3:0] o_sum;  output c_out;  // inside carry  wire [2:0] c_temp;  // Full Adder Module  FA fa1(.i_a(i_a[0]), .i_b(i_b[0]), .c_in(c_in),      .o_sum(o_sum[0]), .c_out(c_temp[0]));  FA fa2(.i_a(i_a[1]), .i_b(i_b[1]), .c_in(c_temp[0]),       .o_sum(o_sum[1]), .c_out(c_temp[1]));  FA fa3(.i_a(i_a[2]), .i_b(i_b[2]), .c_in(c_temp[1]),       .o_sum(o_sum[2]), .c_out(c_temp[2]));  FA fa4(.i_a(i_a[3]), .i_b(i_b[3]), .c_in(c_temp[2]),       .o_sum(o_sum[3]), .c_out(c_out));   endmodule // Half Adder module module HA(i_a, i_b, o_sum, c_out);  input i_a, i_b;  // input a, b  output o_sum, c_out; // output sum, carry    assign o_sum = i_a^i_b; // sum result  assign c_out = i_a&i_b; // carry result endmodule // Full Adder module module FA(i_a, i_b, c_in, o_sum, c_out);  input i_a, i_b, c_in;// input a, b, carry_in  output o_sum, c_out; // output sum, carry    wire w_out1,w_out2,w_sum1; // inside carry, sum    // Half Adder module  HA ha1(.i_a(i_a), .i_b(i_b), .o_sum(w_sum1), .c_out(w_out1));  HA ha2(.i_a(w_sum1), .i_b(c_in), .o_sum(o_sum), .c_out(w_out2));  assign c_out = w_out2|w_out1; // Final carry out endmodule
반가산기 모듈을 이용해서 전가산기를 만들었다.(2개의 반가산기와 OR gate를 결합)
전가산기 4개를 직렬로 구성하여 4bit Ripple Carry Adder를 만들게 된다.
아래 그림은 Test Bech를 이용한 Simulation결과이다.

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