Tagged: Verilog

0

Carry Look-ahead Adder Design

Carry Look-ahead Adder(캐리 예측 덧셈기) 전가산기를 이용한 Ripple Carry Adder는 많은 bit의 연산을 하려고 할 때지연되는 시간이 길어지는 단점을 갖는다. CLA(Carry Look-ahead Adder)의 경우는 carry의 발생을 bit입력시바로 계산하여 시간의 지연...

2’s compliment & Absolute Unit 0

2’s compliment & Absolute Unit

[code]`timescale 1ns / 1ps//////////////////////////////////////////////// 2’s Complement, Absolute Unit Design////////////////////////////////////////////////2’s Complement Unitmodule twos_com(ref_data_8bit,com_out);   input [7:0] ref_data_8bit; // 8bit input unsigned number   output [15:0] com_out;  // 16bit output signed number  ...

4-Bit Ripple Carry Adder 0

4-Bit Ripple Carry Adder

[code] `timescale 1ns / 1ps // 4Bit Ripple Carry Adder // 4bit Ripple Carry Adder module module FBit_RCA(i_a, i_b, c_in, o_sum, c_out);  // Inputs  input [3:0] i_a, i_b;...