Latch & Flip-Flop Simulation

< R-S Latch 회로 >

< R-S Latch 출력 파형 >

위 출력에서 주의깊게 봐야할 부분은 처음 부분으로,
R과 S가 모두 ‘0’이면 Q와 QN 모두 ‘1’이 된다는 사실이다.
그리고, ’00’에서 ’11’로 바뀌게 되면 metastable 상태가 된다.
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< R-S Flip-flop with Clock Input 회로 >

< R-S Flip-flop with Clock Input 출력 파형 >

CLK은 DigClock 소자를 사용하고, 기타 다른 입력은 Stim1을 사용
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< Master-slave Clocked J-K Flip-flop 회로 >

< Master-slave Clocked J-K Flip-flop 출력 파형 >

* 참고: http://en.wikipedia.org/wiki/Latch_(electronics) 
       http://en.wikipedia.org/wiki/Flip-flop_(electronics)