Source Follower Design
- Posted at 2009/03/28 20:25
- Filed under 전자 공학/Pspice
| < 설계 조건 > * VDD=1.8V, Power budget = 1.8mW * Voltage gain = 0.9 * Min. allowable output = 0.3V(VDS2≥0.3V 일 때 M2는 saturation) * λ = 0.1 V-1 * L = 0.5 um * VTH = 0.4 V *μnCox=200 uA/V2 < 설계 과정 > ① 전류 결정(I): 소비전력을 1.8mW이내로 하기 위해서 전류는 1.8mW/1.8 = 1 mA 이내의 값을 가져야 한다. I = 1mA로 결정 -> Ro = 1/(λ*I) = 10 / 1 = 10㏀ ② 이득에 의한 gm1, Vov1 계산 전압이득(Av)=gmro / (2+gmro) = 0.9 -> gmro = 18 -> gm = 1.8mA/V Vov1 = 2I / gm1 = 2 / 1.8 = 1.111V ③ 출력 전압 결정 MOSFET의 saturation 동작을 위해 M2의 Vds2는 Vov2(0.3V)보다 커야하고, M1의 Vds1은 1.111V보다 커야 한다. 따라서 Vout은 0.3V 이상 0.698V 이하의 값을 가져야 한다. Vout는 최대의 swing을 위해 0.5V로 지정. ④ W1, W2 계산: (계산과정 생략-MOSFET의 Early effect를 고려한 전류식에 대입) W1= 3.5848㎛, W2 = 52.91㎛ ⑤ Bias 전압 Vin과 Vb 결정 Vb는 Vov2 = 0.3V, Vth=0.4V에 의해 0.7V로 결정. Vin도 마찬가지로 Vov는 1.111V와 Vout(Vs1)은 0.5V, Vth=0.4V에 의해 2.041V. < Simulation 결과 >  < DC Bias Simulation Result >  |
"Pspice" 카테고리의 다른 글
- Active Filter(Sallen-Key Filters) - 2008/03/25
- AC Phase 측정하는 방법 - 2007/11/18
- Adder and Subtracter with IC - 2008/09/20
- 전압-전류 변환기 - 2008/03/15
- 구형파, 삼각파 발생기 회로 및 파형 - 2008/03/30
- 4 Bit Serial Adder - 2008/09/21
- MOSFET Simulation - Differential Amp with Activ... - 2008/08/06
- 미분기와 적분기 - 2008/03/15
- 5-Phase Shifter - 2008/06/13
- 74 Series Basic gate Simulation - 2008/09/07
Posted by downright
- Tag
- 설계, 아날로그, 전자회로, 회로
- Response
- No Trackback , No Comment
